详解51单片机基本硬件结构

硬件结构

单片机的内部结构是由CPU、ROM、RAM等组成，现在介绍外部引脚。如图1-3所示为单片机的引脚图，这就是实验中要用的89C51单片机的外部引脚图。如表1-3所示为89C51单片机引脚分配表。

图1-3　89C51单片机的引脚图

表1-3　89C51单片机引脚分配表

端口结构分析

从1.3.1节的硬件结构中可以看出，89C51单片机总共有4组端口，P0、P1、P2和P3，了解这4组端口的结构原理对于日后的编程会有很大的帮助，由于这4组端口结构不尽相同，下面分别介绍单片机总的4组端口。由于每组端口都是由8位组成，故在下面的讲解中，只以每组端口的其中一位来解释。

1. P0口的结构及工作原理

P0口字节地址为80H，位地址80H～87H。P0端口8位中的一位结构图如图1-4所示。

图1-4　P0端口位结构图

由图1-4可见，P0端口由锁存器、输入缓冲器、多路开关、一个非门、一个与门及场效应管驱动电路构成。图1-4中标号为P0.X引脚的图标，表示引脚可以是P0.0～P0.7的任何一位，即在P0口有8个与图1-4所示相同的电路组成。下面先介绍组成P0口的每个单元部分。

(1)输入缓冲器

在P0口中，有两个三态的缓冲器，学过数字电路的读者都知道三态门有3个状态，即在其输出端可以是高电平、低电平，同时还有一种高阻状态(或称为禁止状态)，图1-4中，上面一个是读锁存器的缓冲器，也就是说，要读取D锁存器输出端Q的数据，需要使读锁存器中这个缓冲器的三态控制端(图1-4中标号为“读锁存器”端)有效，下面一个是读引脚的缓冲器，要读取P0.X引脚上的数据，也要使标号为“读引脚”的三态缓冲器的控制端有效，引脚上的数据才会传输到单片机的内部数据总线上。

(2)D锁存器

构成一个锁存器，通常要用一个时序电路(时序的单元电路内容请参考数字电路相关知识)，一个触发器可以保存一位二进制数(即具有保持功能)，在51单片机的32根I/O口线中，都是用一个D触发器来构成锁存器的。图1-4中的D锁存器，D端是数据输入端，CP是控制端(即时序控制信号输入端)，Q是输出端，

是反向输出端。

对于D锁存器来讲，当D输入端有一个输入信号，如果这时控制端CP没有信号(即时序脉冲没有到来)，这时输入端D的数据是无法传输到输出端Q及反向输出端

的。如果时序控制端CP的时序脉冲到达，这时D端输入的数据就会传输到Q及

端。数据传送过来后，当CP时序控制端的时序信号消失时，输出端还会保持着上次输入端D的数据(即把上次的数据锁存起来)。如果下一个时序控制脉冲信号到来，这时D端的数据才再次传送到Q端，从而改变Q端的状态。

(3)多路开关

在51单片机中，当内部的存储器够用时(即不需要外扩展存储器时，这里讲的存储器包括数据存储器及程序存储器)，P0口可以作为通用的输入/输出端口(即I/O)使用，对于8031(内部没有ROM)的单片机，或者编写的程序超过了单片机内部的存储器容量需要外扩存储器时，P0口就作为地址/数据总线使用。那么这个多路选择开关就是用于选择是作为普通I/O口使用还是作为地址/数据总线使用的选择开关了。从图1-4可知，当多路开关与下端接通时，P0口作为普通的I/O口使用;当多路开关是与上端接通时，P0口作为地址/数据总线使用。

(4)输出驱动

从图1-4中可看出，P0口的输出是由两个MOS管组成的推拉式结构，也就是说，这两个MOS管一次只能导通一个，当Vl导通时，V2截止，当V2导通时，Vl截止。

上面已对P0口的各单元部件进行了详细的讲解，下面研究一下P0口作为I/O口及地址/数据总线使用时的具体工作过程。

(1)作为I/O端口使用时的工作原理

P0口作为I/O端口使用时，多路开关的控制信号为0(低电平)，如图1-4所示，多路开关的控制信号同时和与门的一个输入端相接，与门的逻辑特点是“全l出1，有0出0”，那么控制信号如果是0，这时与门输出的也是一个0(低电平)，此时Vl管就截止，在多路控制开关的控制信号是0(低电平)时，多路开关是与锁存器的端相接的(即P0口作为I/O口线使用)。

P0口用作I/O口线，其由数据总线向引脚输出(即输出状态Output)的工作过程：写锁存器信号CP有效，数据总线的信号的输出流程为锁存器的输入端D→锁存器的反向输出

端→多路开关→V2管的栅极→V2管的漏极→输出端P0.X。前面已经介绍过，当多路开关的控制信号为低电平0时，与门输出为低电平，Vl管是截止的，所以作为输出口时，P0是漏极开路输出状态，类似于OC门，当驱动上接电流负载时，需要外接上拉电阻。如图1-5所示就是由内部数据总线向P0口输出数据的流程图。

图1-5　P0口内部数据总线向引脚输出时的流程图

P0口用作I/O口线，其由一引脚向内部数据总线输入(即输入状态Input)的工作过程，数据输入时(读P0口)有以下两种情况：

第一种情况是读引脚，即读芯片引脚上的数据。读引脚数时，读引脚缓冲器打开(即三态缓冲器的控制端要有效)，通过内部数据总线输入。如图1-6所示为P0口读引脚时的流程图。

图1-6　P0口读引脚时的流程图

第二种情况是读锁存器，通过打开读锁存器三态缓冲器读取锁存器输出端Q的状态。如图1-7所示为P0口读锁存器时的流程图。

图1-7　P0口读锁存器时的流程图

在输入状态下，从锁存器和从引脚上读取的信号一般是一致的，但也有例外。例如，当从内部总线输出低电平后，锁存器Q=0，

=l，场效应管V2开通，端口线呈低电平状态，此时无论端口线上外接的信号是低电平还是高电平，从引脚读入单片机的信号都是低电平，因而不能正确地读入端口引脚上的信号。又如，当从内部总线输出高电平后，锁存器Q=1，

=0，场效应管V2截止，如果外接引脚信号为低电平，从引脚上读入的信号就与从锁存器读入的信号不同。为此，8031单片机在对端口P0～P3的输入操作有如下约定：凡属于读—改—写方式的指令，从锁存器读入信号，其他指令则从端口引脚线上读入信号。读—改—写指令的特点是，从端口输入(读)信号，在单片机内加以运算(修改)后，再输出(写)到该端口上。下面是几条读—改—写指令的示例。

ORL　P0, A P0→AP0

INC　P1 P1+1→P1

DEC　P3 P3-1→P3

CPL　P2 P2→P2

这样安排的原因在于读—改—写指令需要得到端口原输出的状态，修改后再输出，读锁存器而不是读引脚，可以避免因外部电路的原因使原端口的状态被读错。

注意： P0端口是8031单片机的总线口，分时出现数据D7～D0、低8位地址A7～A0以及三态，用来连接存储器、外部电路与外部设备。P0端口是使用最广泛的I/O端口。

(2)作为地址/数据复用口使用时的工作原理

在访问外部存储器时，P0口作为地址/数据复用口使用，这时多路开关控制信号为l，与门解锁，与门输出信号电平由地址/数据线信号决定;多路开关与反相器的输出端相连，地址信号经地址/数据线→反相器→V2场效应管栅极→V2漏极输出。例如，控制信号为l，地址信号为0时，与门输出低电平，Vl管截止;反相器输出高电平，V2管导通，输出引脚的地址信号为低电平。如图1-8所示为P0口作为地址线，控制信号为1，地址信号为0时的工作流程图。

图1-8　P0口作为地址线，控制信号为1，地址信号为0时的工作流程图

反之，控制信号为l、地址信号为l，与门输出为高电平，Vl管导通;反相器输出低电平，V2管截止，输出引脚的地址信号为高电平。如图1-9所示为P0口作为地址线，控制信号为1，地址信号为1时的工作流程图。

图1-9　P0口作为地址线，控制信号为1，地址信号为1时的工作流程图

可见，在输出地址/数据信息时，Vl、V2管是交替导通的，负载能力很强，可以直接与外设存储器相连，无须增加总线驱动器。P0口又作为数据总线使用，在访问外部程序存储器时，P0口输出低8位地址信息后，将变为数据总线，以便读指令码(输入)。在存取指令期间，控制信号为0，Vl管截止，多路开关也跟着转向锁存器反相输出端

;CPU自动将0FFH(11111111，即向D锁存器写入一个高电平1)写入P0口锁存器，使V2管截止，在读引脚信号控制下，通过读引脚三态门电路将指令码读到内部总线。如图1-10所示为P0口作为数据总线，取指期间工作流程图。

图1-10　P0口作为数据总线时取指期间工作流程图

如果该指令是输出数据，如“MOVX@DPTR,A”，该指令将累加器的内容通过P0口数据总线传送到外部RAM中，则多路开关控制信号为1，与门解锁，与输出地址信号的工作流程类似，数据由地址/数据线→反相器→V2场效应管栅极→V2漏极输出。

如果该指令是输入数据(读外部数据存储器或程序存储器)，如“MOVX A,@DPTR”，该指令将外部RAM某一存储单元内容通过P0口数据总线输入到累加器A中，则输入的数据仍通过读引脚三态缓冲器到内部总线，其过程类似于读取指令码流程图。

通过以上分析可以看出，当P0作为地址/数据总线使用时，在读指令码或输入数据前，CPU自动向P0口锁存器写入0FFH，破坏了P0口原来的状态。因此，不能再作为通用的I/O端口。

注意：系统设计中务必注意，程序中不能再含有以P0口作为操作数(包含源操作数和目的操作数)的指令。

当由P0口输入数据时，由于外部输入信号既加在缓冲输入端上，又加在驱动电路的漏极上。如果这时T2是导通的，则引脚上的电位始终被钳位在0电平上，输入数据不可能被正确地读入。因此，在输入数据时，应先把P0口置1，使两个输出FET均关断，使引脚“浮置”，成为高阻状态，这样才能正确地插入数据，这就是准双向口。

I/O口作为输入口时有两种工作方式，即读端口与读引脚，读端口时实际上并不从外部读入数据，而是把端口锁存器的内容读入到内部总线，经过某种运算或变换后再写回到端口锁存器，只有读端口时才真正地把外部的数据读入到内部总线，图1-10中的两个三角形表示的就是输入缓冲器，CPU将根据不同的指令分别发出读端口或读引脚信号以完成不同的操作，这是由硬件自动完成的。读引脚时，就是把端口作为外部输入线时，首先要通过外部指令把端口锁存器置1，然后再进行读引脚操作，否则就可能读入出错，为什么?看图1-10中，如果不对端口置1，端口锁存器原来的状态有可能为0，Q端为0，

端为1，加到场效应管栅极的信号为1，该场效应管就导通，对地呈现低阻抗，此时即使引脚上输入的信号为1，也会因端口的低阻抗而使信号变低，使得外加的1信号读入后不一定是1，若先执行置1操作，则可以使场效应管截止，引脚信号直接加到三态缓冲器中，实现正确的读入，由于在输入操作时还必须附加一个准备动作，所以这类I/O口被称为准双向口，89C51的P0、P1、P2、P3口作为输入时都是准双向口。接下来再看另一个问题，从图1-10中可以看出，这4个端口还有一个差别，除了P1口外，P0、P2、P3口都还有其他功能，这些功能又作什么用的呢?下面就来详细讲解这个问题。

每个I/O端口都有一个8位数据锁存器和两个8位数据缓冲器。P0～P3(8位锁存器)是SFR，有各自的端口地址，可直接用指令寻址，用于存放需要输出的数据。数据输入时只有缓冲没有锁存，各引脚上输入的数据必须一直保持到CPU将其读走为止，如图1-11所示为P0位结构图。

图1-11　P0位结构图

从图1-11中可以看出，P0口的内部有一个二选一的选择器，受内部信号的控制，如果在图1-11中的位置，则处在I/O口工作方式，此时相当于一个准双向口输入，须先将P0口置1，每根口线可以独立定义为输入或输出，但是必须在口线上加上拉电阻，如果将开关拨向另一个方向，则作为地址/数据复用总线用，此时不能逐位定义为输入/输出，有两种用法，当作数据总线用时输入8位数据，当作地址总线用时则输出低8位地址，注意，当P0口作为地址/数据复用总线用之后就不能再作I/O口使用了。那么什么叫做地址/数据复用?这其实是当单片机的并行口不够用时需要扩展输入/输出口时的一种用法，具体使用方法会在后续的章节中逐步讲解。

利用P0口进行扩展外部存储器和I/O时，P0口将作为地址和数据分时复用，CPU发控制信号，打开与门，使MUX打向上边，形成推拉式结构，数据信号可直接读入或输出到内部总线。利用P0作为通用I/O时，此时P0口是一个准双向口，CPU发控制信号，封锁与门，使上拉管截止，MUX打向下边，与D触发器Q连接。

输入程序举例：

MOV　P0, #FFH

输出程序举例：

MOV　A, P0

2. P1口的结构及工作原理

P1口字节地址为90H，位地址为90H～97H，如图1-12所示为P1位结构图。

图1-12　P1位结构图

与P0不同，P1口只能作为I/O口使用，无MUX，但其内部有一个上拉电阻，所以连接外围负载时不需要外接上拉电阻，这一点P1、P2、P3都一样。

输入程序举例：

MOV　P1, #FFH

MOV　A, P1

输出程序举例：

MOV　A, P1

3. P2口的结构及工作原理

P2口字节地址为A0H，位地址为A0H～A7H，如图1-13所示为P2位结构图。

图1-13　P2位结构图

P2口作为I/O口线时用法与P0口一样，当内部开关拨向另一个方向，即作地址输出时，可以输出程序存储器或外部数据存储器的高8位地址，并与P0口输出的低地址一起构成16位的地址线。

注意：和数据总线的区别，数据总线是8位的，很多书上都会提到51单片机是8位数据总线，16位地址总线，但都不会解释有什么不同，看到这里读者应该明白二者的区别。

16位的地址总线可以寻址64KB的程序存储器或外部数据存储器，后续章节会讲解，此处要注意的是当P2口作为地址总线时，高8位地址线是8位一起输出的，不能像I/O口线那样逐位定义，这与P0口是一样的。

当P2口用来扩展外存储器和I/O时，作为高8位地址输出，当进行外部存储器或I/O设备读写操作时，CPU自动发出控制信号，打开与门，使MUX拨向上边。当P2口当作通用I/O时，CPU自动发出控制信号，MUX拨向下边，与D触发器Q连接。

输入程序举例：

MOV　P2, #FFH

MOV　A, P2

输出程序举例：

MOV　A, P2

4. P3口的结构及工作原理

P3口字节地址为B0H，位地址为B0H～B7H。如图1-14所示为P3位结构图。

图1-14　P3位结构图

P3口作为I/O口线用时同其他的端口相同，也是准双向口，不同的是，P3口的每一位都有另一种功能，也叫第二功能，具体作用在用到时将详细解释。当P3口作为通用I/O口时，准双向口第二功能端保持高电平。

输入程序举例：

MOV　P3, #FFH

MOV　A, P3

输出程序举例：

MOV　A, P3

当P3口作为第二功能时，锁存器输出Q=1，如表1-4所示为P3口第二功能列表。

表1-4　P3口第二功能列表

既然单片机的引脚有第二功能，那么CPU是如何识别的呢?这是一个令许多初学者困惑的问题，其实单片机的第二功能是不需要人工干预的，也就是说只要CPU执行到相应的指令，就自动转成了第二功能。

思考：输入和输出口简称I/O口，是单片机与外部电路接口的唯一途径，4个并行口的结构是有一定区别的，如何根据系统的设计要求和产品用途来正确灵活地使用是初学者必须掌握的基本功，还需要清楚其功能和用途。

5. 应用注意事项

(1)在无片外扩展存储器的系统中，这4个端口的每一位都可以作为准双向通用I/O端口使用。在具有片外扩展存储器的系统中，P2口作为高8位地址线，P0口作为双向总线，分时作为低8位地址和数据的输入/输出线。

(2)P0口作为通用双向I/O口使用时，必须外接上拉电阻。

(3)P3口除了作通用I/O口使用外，各位还具有第二功能。当P3口某一位用于第二功能作输出时，则不能再作通用I/O口使用。

(4)当P0～P4端口用作输入时，为了避免误读，都必须先向对应的输出锁存器写入1，使FET截止，然后再读端口引脚，例如以下程序：

MOV　P1, #0FFH

MOV　A, P1

8051单片机各种引脚的用法及功能解析

8051系列各种芯片的引脚是互相兼容的，8051，8751和8031均采用40脚双列直播封装型式。当然，不同芯片之间引脚功能也略有差异。8051单片机是高性能的单片机，因为受到引脚数目的限制，所以有不少引脚具有第二功能，其中有些功能是8751芯片所专有的。各引脚功能简要说明如下：

51单片机引脚图

VCC（40脚）：电源端，为＋5V。

Vss（20脚）：接地端。

时钟电路引脚XLAL2（18脚）：接外部晶体和微调电容的一端。若需采用外部时钟电路时，该引脚输入外时钟脉冲，要检查8051的振荡电路是否正确工作，可用示波器查看XLAL2端是否有脉冲信号输出。

时钟电路引脚XLAL1（19脚）：接外部晶体的微调电容的另一端。在片内它是振荡电路方相放大器的输入端。在采用外部时钟时，该引脚必须接地。

RST（9脚）：RST是复位信号输入端，高电平有效。当此输入端保持两个机器周期，即24个时钟振荡周期的高电平时，就可以完成复位操作。RST引脚的第二功能是VPD，即备用电源的输入端。当主电源Vcc发生故障降低到低电平规定值时，将＋5V电源自动接入RST端，为RAM提供备用电源，以保证存储在RAM中的信息不丢失，以使电源正常后能继续正常运行。

ALE（30脚）：地址锁存允许信号端。当8051上电正常工作后，ALE引脚不断向外输出正脉冲信号，此频率为振荡器频率fosc的1/6。CPU访问片外存储器时，ALE输出信号作为锁存低8位地址的控制信号。在CPU访问片外数据存储器时，会丢失一个脉冲。平时不访问外存储器时，ALE端也可1/6的振荡频率固定输出正脉冲，因而ALE也可以用作对外输出时钟或定时信号。如果你想看一下8051芯片的好坏，可用示波器查看ALE端是否有脉冲信号输出，如有，则8051基本上是好的。ALE端的负载驱动能力为8个LS型TTL。此引脚的第二功能PROG是对片内带有4K EPROM的8751固化程序时，作为编程脉冲输入端。

PSCN（29脚）：程序存储器允许输出信号端。在访问片外程序存储器时，此端口定时输出脉冲作为读片外程序存储器的选通信号。此引脚EPROM的OE端，PSCN端有效，即允许读出片外EPROM中的指令码。CPU在外部EPROM取指区间，PSCN信号在每个机器周期中有两个有效。PSCN端同样可驱动8个LS型TTL。要检查一个8051小系统上电后CPU能否正确到EPROM中读取指令码，也可用示波器看PSEN端无脉冲输出，如有，说明基本上正常工作。

EA（31脚）：外部程序存储器地址允许输入端。当EA引脚接高电平时，CPU访问片内EPROM并执行内部程序存储器中的指令，但在程序计数器PC的值超过OFFFH时，将自动转向执行片外程序存储器内的程序。当输入信号EA引脚接低电平时，CPU只访问外部EPROM并执行外部程序存储器中的指令，而不管是否有片内程序存储器。对于无片内ROM的8031，必须外扩EPROM，此时必须将EA引脚接地。此引脚的第二功能Vpp是对8751片内EPROM固化编程时，作为施加较高编程电压输入端。

P0口（39—32脚）：P0口是一个漏极开路的8位准双向I/O端口。作为漏极开路的输出端口，每位能驱动8个LS型TTL负载。当P0口作为输入口使用时，应先向口锁存器（地址80H）写入全1，此时P0口的全部引脚浮空，可作为高阻抗输入。作输入口使用时要先写1，这就是准双向的含义。在CPU访问片外存储器时，P0口是分时提供低8位地址和8位数据的复用总线。在此区间，P0口内部上拉电阻有效。